パイプライン制御は、CPUで処理される1命令を、命令読出し(フェッチ)、解読(デコード)、アドレス計算、オペランド呼出し、実行 というような複数のステージに分け、各ステージを少しずつずらしながら独立した処理機構で並列に実行することで、処理時間全体を短縮させる技法です。パイプラインには各命令の実行時間が均一である必要があるため、プロセッサの内部構造がRISCアーキテクチャであることが望ましいとされています。

したがって正しい記述は「ウ」です。

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