パイプライン制御は、CPUで処理される1命令を、命令読出し(フェッチ)、解読(デコード)、アドレス計算、オペランド呼出し、実行 というような複数のステージに分け、各ステージを少しずつずらしながら独立した処理機構で並列に実行することで、処理時間全体を短縮させる技法です。
通常(非パイプライン)の流れでは、読出し→解読→実行という一連の処理が終了してから次の命令処理に移るというサイクルを繰り返しますが、パイプライン制御では命令処理の完了を待つことなく次の命令の処理に移れるためスループットが向上します。

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  通常の逐次処理を表す図です。
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  各ステージのうちA(アドレス計算)が並列実行対象から外れているので不適切です。
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  正しい。すべてのステージが並列で実行されているのでパイプラインを表す最も適切な図です。
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  CPU内部に複数のパイプラインを用意して各ステージを並列実行するスーパスカラ方式を表す図です。

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